PCIE908 RFSoC板卡技术系列（二）：DAC多通道冷启动同步精度测试

1. 引言

在相控阵雷达、大规模 MIMO、多波束通信等应用中，多路射频 DAC 需要在频率、相位上保持严格一致，通道间相位偏差会直接转化为波束指向误差与副瓣抬升。Xilinx（现 AMD）Zynq UltraScale+ RFSoC 提供多 Tile 同步（Multi-Tile Synchronization，MTS）机制，用于实现片内 RF-DAC / RF-ADC 采样时钟和数据通路延迟的确定性对齐。NCO 相位一致性还需要配合统一的数字激励启动、相位复位或 SYSREF 更新策略。

然而，MTS 每次上电都会重新执行一次锁定流程，其锁定结果是否确定、能否在反复物理断电后回到同一相位，决定了系统能否"关机重开、波束指向不变"。这一指标不能由单次对齐测试证明，必须通过大量物理冷启动的重复性统计来验证。

本系列第一篇测试了 ADC 同步指标，本文补齐 DAC 侧：在 PCIE908 上对 4 路 RF-DAC 做 50 次整板断电冷启动，量化通道间同步的冷启动重复性。

2. 测试平台与配置

测试平台为北京科恒盛远科技有限公司 PCIE908 板卡，核心器件为 XCZU47DR-2FFVG1517I。XCZU47DR 集成 8 路 RF-DAC，本测试取 DA0、DA2、DA4、DA6 四路作为抽样通道。测试配置见表 1。

表 1　测试配置

冷启动定义为整板物理断电：通过继电器切断整板电源 15 s，待板载电容充分放电后重新上电，再下载程序并运行 MTS。这一流程排除了软复位或局部复位可能残留的状态，对应真实的现场开关机场景。

同步成功判据包括：ADC/DAC MTS 调用返回成功；四路回采幅度有效；相位拟合结果连续；未出现整周期或整数采样级跳变。50 轮均满足上述条件。

3. 测量原理与方法

相干单音激励。FPGA 下载完成并确认 ADC/DAC MTS 成功后，通过 VIO 写入本工程已验证的频率控制字 0x0FFFFFFF，使 DA0、DA2、DA4、DA6 输出约 200 MHz 单音。频率控制字与输出频率的对应关系取决于工程中 DDS/NCO 的相位累加器位宽及接口映射，本文不将该码值直接等同于通用 32 位 NCO 的精确 1/16 码值。实际分析采用单音最小二乘拟合提取频率与相位，可抑制有限记录长度和微小频率偏差的影响。

回环采集。四路 DA 输出分别通过新同轴线缆回接至 AD0、AD2、AD4、AD6，由同一个偶数通道 ILA 同时采集，每轮每通道记录 8192×8＝65536 点。

数字激励一致性。四路波形发生器由同一 DAC AXI 时钟驱动，并采用统一的下载、复位与启动流程；VIO 仅统一设置频率控制字，避免逐通道异步启动引入额外随机相位。

相位提取与时延换算。对每轮每通道数据做单音最小二乘拟合，得到幅度与相位，再将各通道相位换算为相对 DA0 的时延：

Δt = Δφ / (2π · f_tone)

其中 f_tone≈200 MHz，3.2 GSPS 采样周期为 312.5 ps。

测量置信度。单音最小二乘拟合在 N=65536、拟合信噪比约 50 dB 条件下，相位估计噪声底约为 0.01～0.02 ps，明显低于实测标准差（0.37～0.96 ps）。这说明当前结果主要反映系统冷启动后的真实波动，而不是拟合算法的分辨率限制。

4. 测试结果

50 次物理冷启动的通道间相对时延统计结果见表 2。

表 2　50 次冷启动通道间相对时延统计

注：标准差采用样本标准差（分母 N−1，N=50）；“同步精度”在本文中主要指冷启动后的重复性，不代表未经标定的通道间绝对时延差。

50 次冷启动全部同步成功，未发现整周期、整数采样或明显相位跳变。本文以 MTS 函数返回成功、四路输出幅度有效、拟合结果连续且无整周期/整数采样级跳变作为成功判据。三组通道对中，最差 1σ 重复性为 0.957 ps（DA4−DA0），最差峰峰值为 5.722 ps（DA4−DA0），相当于 3.2 GSPS 下 0.0183 个采样周期，或 200 MHz 下约 0.412° 相位变化。

同时以幅度作交叉检查：四路平均幅度最大差异小于 0.6%，50 次均未出现幅度塌陷，说明新线缆连接稳定，排除了"相位变化实为接头松动"的干扰因素。

5. 指标解读

表 2 中的平均时延与标准差/峰峰值对应两种性质不同的量，需加以区分。

固定通道偏斜（平均时延）。66~322 ps 的平均时延反映了 DAC tile 布线、封装、板级走线、线缆及 ADC 接收链路的固定模拟延迟差异，与冷启动次数无关，可通过一次性系统标定补偿。

冷启动重复性（标准差 / 峰峰值）。标准差与峰峰值反映反复物理断电后同步的重复程度，是本报告的核心指标。MTS 对齐的是数字域时钟相位；上述几十~几百 ps 的残留偏斜属于模拟链路延迟，不在 MTS 消除范围之内，但其本身稳定，不影响冷启动重复性结论。

拟合信噪比（约 49~53 dB）仅用于确认单音拟合质量，不代表器件数据手册意义上的 DAC 或 ADC 动态 SNR 指标。

6. 结论

PCIE908 四路 DAC 在约 200 MHz 输出、3.2 GSPS 回采条件下，50 次物理冷启动均保持稳定同步（50/50），异常跳变 0 次；系统级通道间冷启动同步重复性优于 1 ps（样本标准差，1σ），最差峰峰变化为 5.722 ps。结果表明，该平台具备稳定的四通道冷启动相位重复性，可为“关机重启后保持波束标定状态”的多通道相参系统提供实验依据。

7. 限制与后续工作

本结果为"DAC 输出 → 同轴线缆 → ADC 回采"的系统级测量，包含 ADC 自身同步残差、采样时钟抖动、线缆与模拟链路影响，应作为整板 DA 同步重复性的实测结果与上限估计，不应直接等同于 DAC 宏本体的绝对同步精度。

此外，本测试存在三点局限：其一，仅覆盖约 200 MHz 单一频点，更高输出频率下的重复性有待验证；其二，仅覆盖 8 路中的 4 个偶数通道；其三，未覆盖温度变化与长时间老化场景。后续将补充 800 MHz / 1 GHz 高频点测试、扩展至全 8 路，并增加不同温度与老化条件下的冷启动重复性验证。

8. 参考资料

[1] AMD, RF Data Converter LogiCORE IP Product Guide (PG269). https://docs.amd.com/r/en-US/pg269-rf-data-converter

[2] AMD, Zynq UltraScale+ RFSoC Data Sheet: Overview (DS889).

下期预告

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