北京科恒盛远科技有限公司联系人：刘经理
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PCIE908:基于XCZU47DR的双卡同步验证
1. 环境搭建
采用2块PCIE908板卡，PCIE908板卡技术指标如下：
l FPGA 型号：XILINX XCZU47DR-2FFVG1517I
l AD 最大采样率：5Gsps
l AD 通道数：8
l AD输入带宽：6GHz
l AD输入耦合方式：交流耦合
l 通道隔离度：-70dBc
l 输入电压范围：1Vppd
l DA 最大采样率：9.84Gsps
l DA输出耦合方式：交流耦合
l PL 端DDR4 型号：MT40A1G16RC-062 IT:B
l PL 端DDR4 容量与带宽：两组64 位,每组容量8GB,每组读写带宽大于16GB/S
l PS 端DDR4 型号：MT40A512M16LY-062E ITE
l PS 端DDR4 容量：一组64 位，容量4GB
l PCIE 接口：PCI Express Gen 4 x 8
l DMA 支持：支持XDMA
l QSFP+光纤：一个QSGFP28, 4 x 25Gsps，支持100G 以太网
l SFP+光纤：一个SFP+，1 x 25Gsps，支持10G 以太网
l 一个SD 卡接口
l 两个TYPE C 接口（连接GTY）
l 一个千兆网口
l 时钟芯片型号：HMC7044
l 时钟可以支持板载时钟和外部参考时钟
l 前面板支持一路触发/同步接口
l 扩展IO:2x18 路GPIO，可差分可单端
l 板卡尺寸：207mm X 111mm。
l 工作温度：-40℃～+55℃。
2. 测试目标与系统配置
验证两块独立RFSoC板卡在共同参考时钟、HMC7044多芯片同步、RFDC MTS及公共硬件触发条件下，整数样点位置、相位差和多次上电重复性是否保持确定。
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项目 |
配置 |
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参考与时钟 |
两卡HMC7044使用同一外部参考；PLL1/PLL2锁定；VCXO 100 MHz；PLL2 VCO 3.2 GHz。 |
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SYSREF |
HMC7044通道7；2.666666 MHz；示波器确认主从边沿重合。 |
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测试信号 |
25 MHz同源正弦信号，经功分器分别连接主卡和从卡。 |
|
ADC数据 |
3.2 GS/s；每通道128 bit并行数据；400 MHz PL时钟；每字8个16 bit样点。 |
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公共触发 |
主卡两个同源SMP输出分别回接主、从卡EXT_TRIGGER端子。 |
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ADC MTS |
主从卡ADC Tile 0～3；Target Latency固定为112 T1。 |
|
DAC MTS（更新） |
主从卡DAC Tile 0～3全部纳入MTS；Target Latency固定为120 T1。 |
3. 正式测试操作顺序
1. 两卡上电，等待HMC7044 PLL1和PLL2锁定。
2. 完成Reseed，并在RFDC/MTS启动前执行HMC7044 SYNC；确认SYSREF稳定。
3. 两卡串口输入S，启动RFDC初始化与MTS；确认ADC最终Latency均为112 T1。
4. 两卡Arm ILA，保持SMP触发为低，并确认两卡均处于等待触发状态。
5. 主卡两个SMP同时产生低到高边沿，分别触发主卡和从卡采集。
6. 导出8192个ADC样点；采集期间禁止再次执行HMC7044 SYNC或MTS。
4. MTS配置与验证状态
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项目 |
主卡 |
从卡 |
目标 |
状态 |
说明 |
|
ADC Target Latency |
112 |
112 |
一致 |
通过 |
固定共同目标 |
|
ADC最终Latency |
112 |
112 |
一致 |
通过 |
ADC0～3均达到112 |
|
ADC Offset |
16 |
8 |
允许不同 |
通过 |
补偿原始延迟差 |
|
ADC Marker |
-12 |
-13 |
固定 |
通过 |
正常上电保持稳定 |
|
DAC Tile掩码 |
0xF |
0xF |
一致 |
已配置 |
Tile 0～3全部使能 |
|
DAC Target Latency |
120 |
120 |
一致 |
已配置 |
共同目标含8 T1余量 |
|
DAC最终Latency |
120 |
120 |
一致 |
通过 |
主从卡DAC0～3均为120 |
|
DAC Offset |
8 |
16 |
差8 T1 |
通过 |
不同Offset补偿后最终Latency一致 |
DAC更新日志结论：主、从卡DAC Tile 0～3状态均为15，Target Latency均为120，最终Latency均为120，DAC MTS均返回成功。主卡四Tile Marker均为-14、Offset均为8；从卡四Tile Marker均为-13、Offset均为16。Offset虽不同，但已将两卡最终Latency补偿到一致。
5. 连续上电重复性结果
正式统计采用m18～m28共11组采集数据。每次均完成HMC同步、RFDC/MTS和公共SMP触发，随后对主从25 MHz波形进行正弦相位拟合与归一化互相关分析。
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上电 |
互相关峰 |
相位差(°) |
偏差(样点) |
时间差(ps) |
相关系数 |
|
18 |
4 |
12.549126 |
4.461912 |
1394.347 |
0.999617092 |
|
19 |
4 |
12.463632 |
4.431513 |
1384.848 |
0.999699794 |
|
20 |
4 |
12.449693 |
4.426558 |
1383.299 |
0.999703767 |
|
21 |
4 |
12.458220 |
4.429589 |
1384.247 |
0.999702916 |
|
22 |
4 |
12.428281 |
4.418944 |
1380.920 |
0.999710944 |
|
23 |
4 |
12.308698 |
4.376426 |
1367.633 |
0.999753867 |
|
24 |
4 |
12.482020 |
4.438052 |
1386.891 |
0.999692118 |
|
25 |
4 |
12.516164 |
4.450192 |
1390.685 |
0.999680880 |
|
26 |
4 |
12.465244 |
4.432087 |
1385.027 |
0.999674189 |
|
27 |
4 |
12.470059 |
4.433799 |
1385.562 |
0.999695275 |
|
28 |
4 |
12.563484 |
4.467016 |
1395.943 |
0.999658865 |
|
11/11 |
4.43328 |
1.3854 ns |
28.31 ps |
7.16 ps |
|
峰值位置一致 |
平均偏差/样点 |
平均时间差 |
峰峰变化 |
总体标准差 |
5.1 固定4样点离线deskew结果
在不改变原始数据的前提下，将固定整数偏差4样点从每组拟合结果中扣除。该结果用于评估整数对齐后的残余相位误差；目前属于离线计算结果，不能替代FPGA加入4样点延迟后的重新采集验证。
在不改变原始数据的前提下，将固定整数偏差4样点从每组拟合结果中扣除。该结果用于评估整数对齐后的残余相位误差；目前属于离线计算结果，不能替代FPGA加入4样点延迟后的重新采集验证。
|
指标 |
原始结果 |
去除固定4样点后 |
性质 |
|
平均样点偏差 |
4.43328样点 |
0.43328样点 |
离线计算 |
|
平均等效时间差 |
1385.40 ps |
135.40 ps |
离线计算 |
|
25 MHz平均相位差 |
12.4686° |
1.2186° |
离线计算 |
|
互相关峰 |
+4样点（11/11） |
理论为0样点 |
待FPGA实测 |
|
峰峰变化 |
0.09059样点 |
0.09059样点 |
28.31 ps |
6. 指标判定与结论
|
指标 |
本次判据 |
实测结果 |
判定 |
|
|
采集位置重复性 |
11组峰值位置一致 |
11/11 |
通过 |
|
|
双脉冲SYSREF重复性 |
连续10次首次操作正常 |
10/10 |
通过 |
|
|
互相关峰一致性 |
11组峰值位置一致 |
+4样点(11/11) |
通过 |
|
|
等效偏差峰峰值 |
<0.1样点 |
0.09059样点 |
通过 |
|
|
时间偏差总体标准差 |
<20 ps |
约7.16 ps |
通过 |
|
|
最低相关系数 |
>0.999 |
0.999617 |
通过 |
|
|
ADC最终Latency |
主从一致 |
112/112 T1 |
通过 |
|
|
DAC最终Latency |
主从四Tile均为120 |
120/120 T1（四Tile） |
通过 |
|
|
原始固定偏差 |
记录并可校准 |
4.43328样点 |
记录 |
|
|
离线整数deskew残差 |
扣除固定4样点 |
0.43328样点/135.40 ps/1.2186° |
计算值 |
|
|
|
||||